ModelSim 10.7破解版是由西门子公司Mentor推出的HDL语言仿真软件，统一的调试和仿真环境为当今的FPGA设计人员提供了高效的工作环境。 Modelsim HDL仿真器为FPGA客户提供了简单经济的方法来加速FPGA开发，实验室培养和测试。许多FPGA设计人员在充分审查其设计之前都会去实验室。这意味着实验室中几周甚至几个月的低效调试时间。实验室测试对设计中信号的可见性有限。这可能需要8个小时才能完成一个地方和路线，只需检测额外的信号或修复一个小错误。通过仿真，调试环路更快，并且可以完全查看设计中的信号。在进入实验室之前，仿真可以实现更高质量的FPGA设计，从而使实验室调试期间花费的时间更加高效和专注。除了支持标准HDL，ModelSim还提高了设计质量和调试效率。 ModelSim屡获殊荣的单内核模拟器（SKS）技术可在一种设计中实现VHDL和Verilog的透明混合。它的体系结构允许独立于平台的编译，具有本机编译代码的出色性能。图形用户界面功能强大，一致且直观。所有窗口都会在任何其他窗口中自动更新活动。例如，在Structure窗口中选择设计区域会自动更新Source，Signals，Process和Variables窗口。您无需离开ModelSim环境即可编辑，重新编译和重新模拟。所有用户界面操作都可以编写脚本，模拟可以批量或交互模式运行。 ModelSim模拟行为，RTL和门级代码，包括VHDL VITAL和Verilog门库，其时序由标准延迟格式（SDF）提供。闪电小编这里带来的是Mentor Graphics ModelSim SE-64 10.7最新安装包和补丁，需要的就来下载吧！
1、高级代码覆盖率
ModelSim的高级代码覆盖功能和易用性降低了利用这一宝贵验证资源的障碍。
ModelSim高级代码覆盖功能为系统验证提供了有价值的指标。 所有覆盖信息都存储在统一覆盖数据库（UCDB）中，该数据库用于收集和管理高效数据库中的所有覆盖信息。 可以使用分析代码覆盖率数据的覆盖率实用程序，例如合并和测试排名。 覆盖结果可以交互式查看，模拟后或多次模拟运行合并后查看。 代码覆盖度量可以按实例或设计单位报告，从而提供管理覆盖数据的灵活性。
支持的覆盖类型包括：
声明报道
运行期间执行的语句数
分行报道
影响HDL执行控制流的表达式和case语句
条件覆盖
将分支上的条件分解为使结果为true或false的元素
表达范围
与条件覆盖相同，但涵盖并发信号分配而不是分支决策
重点关注表达
以确定覆盖结果的表达式的每个独立输入的方式呈现表达覆盖率数据
增强的切换覆盖范围
在默认模式下，计数从低到高和从高到低的转换;在扩展模式下，计算与X的转换
有限状态机覆盖
州和州的过渡覆盖范围
2、混合HDL仿真
ModelSim将仿真性能和容量与模拟多个模块和系统以及实现ASIC门级别签核所需的代码覆盖和调试功能相结合。 全面支持Verilog，SystemVerilog for Design，VHDL和SystemC为单语言和多语言设计验证环境提供了坚实的基础。 ModelSim易于使用且统一的调试和仿真环境为当今的FPGA设计人员提供了他们不断增长的高级功能以及使他们的工作高效的环境。
3、有效的调试环境
ModelSim调试环境为Verilog，VHDL和SystemC提供了广泛的直观功能，使其成为ASIC和FPGA设计的首选。
ModelSim通过智能设计的调试环境简化了发现设计缺陷的过程。 ModelSim调试环境有效地显示设计数据，以便分析和调试所有语言。
ModelSim允许在保存结果的仿真后以及实时仿真运行期间使用许多调试和分析功能。例如，coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率。
信号值可以在源窗口中注释并在波形查看器中查看，从而简化了对象及其声明之间以及访问文件之间的超链接导航的调试导航。
可以在列表和波形窗口中分析竞争条件，增量和事件活动。可以轻松定义用户定义的枚举值，以便更快地了解模拟结果。为了提高调试效率，ModelSim还具有图形和文本数据流功能。
ModelSim与Mentor的旗舰模拟器Questa®共享一个共同的前端和用户界面。这使客户可以轻松升级到Questa，因为他们需要更高的性能并支持高级验证功能。
1、本站下载压缩包，解压后获得安装包和补丁
2、双击modelsim-win64-10.7-se.exe安装，点下一步
3、选择安装目录，点下一步
4、点同意协议
5、耐心等待安装
6、点是创建快捷方式
7、不要安装Hardware Driver，提示安装完成
1、将破解包crack中里面的三个文件（MentorKG.exe、MGLS.DLL和patch_dll.bat）拷贝到Modelsim安装目录下win64文件夹里
默认：C:\modeltech64_10.7\win64
变量名字：MGLS_LICENSE_FILE
变量值：C:\modeltech64_10.7\LICENSE.TXT
|
与版本10.7的兼容性问题
关键信息兼容性
* [nodvtid] - （结果）-novopt flow已被弃用并且命令
现在将标记为错误。
**错误（可抑制）:( vlog-12110）所有优化都被禁用，因为
-novopt选项生效。
这将导致您的模拟运行非常缓慢。如果您使用此开关
h保持能见度
调试或PLI功能，请参阅“保留对象”的“用户手册”部分
t vopt的可见性。 -novopt
选项现已弃用，将在以后的版本中删除。
在vsim中使用带有优化设计的-novopt也将在下面标记
错误。
**错误（可抑制）:( vsim-12110）-novopt选项在使用机智时无效
优化设计。
-novopt选项现已弃用，将在以后的版本中删除。
在10.7版本中，用户可以抑制此错误。但它是
建议删除对用户的-novopt流的依赖性
设计环境。将来的版本将删除-novopt flow
完全。
SystemVerilog兼容性
* dvt96999 - （结果）优化的全定时门级单元可以
驱动错误值2有线bufif0 / bufif1 / notif0 / notif1
具有共享选择的基元（选择具有X或Z值）
驱动单个输出端口。
* dvt97601 - （结果）vsim崩溃，当多个指定路径或
多个时间检查存在于同一行（指定
块），并在vsim命令行上指定“-sdfreport”。
* dvt97533 - （结果）所有的互连延迟都不正确
X转换为1364-2001 LRM。
* dvt96725 - （结果）受保护对象不能拥有其值
报告使用VPI。
* dvt99392 - （results）未命名的生成块在受保护区域中
当它参与其中时，它的名字不会改变
来自％m格式说明符的输出。这已得到修复。
* dvt32206 - （结果）$ nochange计时检查无法正常工作
在所有情况下。
* dvt88864 - （结果）修复了SV扩展名-svext = iddp。
对于vlog / vopt -svext = iddp的现有用法，请重新编译
由于此更改，需要SV文件。
* dvt96810 - （结果）要忽略的新默认vlog / vopt行为
PATHPULSE $ specparam可以使用+ pathpulse覆盖
命令行选项。
VHDL兼容性
* dvt98805 - （source）万一，case生成，选择信号
赋值和选定的变量赋值语句是错误的
如果选择器表达式是一个范围，则不会报告。对于
示例“CASE s'RANGE”不会导致语法错误。它是
要么被视为范围的长度，要么是内部错误
从vcom或vopt报道。
* dvt103341 - （source）如果范围的一个边界包含一个函数
打电话，在某些情况下，vcom未能检查是否有实际
函数的参数是形式参数的子类型。
如果实际参数是本地静态的，那么会发生这种情况
formal的子类型是局部静态的。这将允许无效的代码
执行。根据函数处理无效参数的方式而定
值模拟可能会产生错误或不正确的结果。
* dvt93451 - （结果）当位片大于256时，Vsim崩溃，
通过内置的UVM后门功能读取VHDL信号。
* dvt97035 - （结果）在某些情况下，一个中的赋值语句
for循环会将其行号更改为其他内容。
这将导致不正确的覆盖信息
产生。单步执行循环将显示源显示
跳到错误的行。
* dvt98225 - （结果）在涉及VHDL的某些条件下
包，vopt发出了不正确的“（vopt-3369）顶级设计
单位指定不止一次。“错误。这已得到修复。
* dvt104516 - （结果）预定义属性S'LAST_VALUE可以
如果在变化时评估，则产生不正确的结果
作为增量的复合信号在相同的时间步长期间发生。
* dvt103025 - （结果）在一些特定的程序案例中
在定义它们之前使用该工具提供的输出不正确。
这已得到修复。
SystemC兼容性
* dvt81733 - （结果）vsim选项'-scchkpntrestore'将允许
只要在设计中使用SystemC检查点/恢复功能
SystemC层次结构是虚拟包装器，没有任何活动
构造如信号，变量，过程等。如果设计
有活跃的SystemC用法，vsim会尝试忽略不支持的
构建并继续进行模拟，但是如果有用法的话
这是不可忽视的，vsim会抛出一个致命的运行时错误。
需要使用10.6版本编译的SystemC设计
用10.6a版本重新编译。
混合语言兼容性
* dvt95057 - （source）修正了SystemVerilog任务的错误
即使包含在SystemVerilog函数中，也允许它被允许
一个DPI任务调用。 DPI任务调用可能会延迟
它。从SystemVerilog中的函数调用任务是非法的
但我们确实允许它，以防任务不包含任何延迟。现在，
检查任务中的延迟还包括检查DPI
任务电话。这种变化可能会导致一些客户设计
没有编译。建议修复设计。
* dvt96160 - （结果）现在内置版本的uvm_hdl_read，
正确读取VHDL数组的任意切片中的值
具有非零LSB / MSB索引的信号。
一般兼容性
* dvt97602 - （结果）如果使用vsim的“-f”开关指定文件
是一个包含行继续符的DOS格式文件
'\'，然后vsim发出错误的“（vsim-3369）顶级设计单位
指定多次“错误。错误消息不包含
一个模块名称，但只是一个空的''包含一个新行
字符。
* [nodvtid] - （结果）-novopt flow已被弃用并且命令
现在将标记为错误。
**错误（可抑制）:( vlog-12110）所有优化都被禁用，因为
-novopt选项生效。
这将导致您的模拟运行非常缓慢。如果您使用此开关
h保持能见度
调试或PLI功能，请参阅“保留对象”的“用户手册”部分
t vopt的可见性。 -novopt
选项现已弃用，将在以后的版本中删除。
在vsim中使用带有优化设计的-novopt也将在下面标记
错误。
**错误（可抑制）:( vsim-12110）-novopt选项在使用机智时无效
优化设计。
-novopt选项现已弃用，将在以后的版本中删除。
在10.7版本中，用户可以抑制此错误。但它是
建议删除对用户的-novopt流的依赖性
设计环境。将来的版本将删除-novopt flow
完全。
用户界面兼容性
* dvt97716 - （结果）Systemverilog命名事件现在显示一个值
在GUI中检查或显示在命名项目的任何窗口中
显示值。命名事件的值将是最后一个
触发事件的模拟时间。它将显示在
形式“ - > @ 45 ns”。如果事件从未被触发，那么
将显示值“<no-events>”。
