Synopsys Synplify 是功能强大的 FPGA综合软件是用于生产高性能和高性价比FPGA设计的行业标准。Synplify软件支持最新的VHDL和Verilog语言结构，包括SystemVerilog和VHDL-2008。该软件还支持来自多个FPGA供应商的FPGA体系结构，包括Altera，Achronix，Lattice，Microsemi和Xilinx，它们均来自单个RTL和约束源。Synplify Pro软件使用一个简单易用的界面，并能够执行增量合成和直观的HDL代码分析。对于需要尽可能快的综合运行时间和最高质量的时序，面积和功率结果的大型设计设计师。Synplify Premier软件提供了Synplify Pro的所有功能以及一整套用于高级FPGA设计的工具！由于每个过程节点的容量增加和功耗降低，可编程芯片的使用越来越多。设计师现在正面临一些严峻的新挑战。例如，28nm FPGA具有相当于5000万个ASIC门的容量，这推动了对功能更强大的综合工具的需求。Synplify综合工具为设计人员提供了提供自动化，更快的周转时间，更可预测的时序收敛，高可靠性设计，电源管理，先进的验证技术以及许多来源的IP集成的方法。Synplify工具集可自动执行许多功能，因此设计人员可以专注于自己的产品差异化，同时满足进度和成本目标。
安装破解教程
1、在本站下载并解压，得到fpga_vL-2016.03-SP1_win.exe安装程序和crack破解文件夹，提取“ synopsysKeygen.rar”
2、将Synopsys.src复制到EFA LicGen 0.4b / Packs目录中
3、对于linux用户：确保LicGen.exe是可执行文件：
sudo chmod +x LicGen.exe
4、打开LicGen.exe（对于Linux用户，使用模拟包酒的Windows。）
葡萄酒LicGen.exe
5、单击“打开”，然后选择synopsys.lpd文件。
6、选择以太网主机ID
7、按生成并将文件保存为“ thelicense.dat”
8、关闭EFA FlexLM许可证生成器
9、进入Synopsys SSS Feature Keygen
10、对于Linux用户：确保sssverify.exe和KeyGen.exe是可执行的
须藤chmod + x sssverify.exe KeyGen.exe
11、对于Windows用户：单击开始并键入'cmd.exe'，打开命令提示符。使用cd和tab浏览目录。然后运行sssverify.exe thelicense.dat（如果未将其保存在Synopsys SSS Feature Keygen中，则可能必须将特定路径添加到文件中）
!!复制机密数据！
对于linux用户：
打开终端并浏览Synopsys SSS Feature Keygen目录。使用酒：
wine sssverify.exe thelicense.dat
!!复制机密数据！
12、启动KeyGen.exe（对于Linux用户wine Keygen.exe），将机密数据粘贴到框中。还要编辑HOSTID（打开“ thelicense.dat”并搜索您的HOSTID）。点击生成（这将编辑目录中的license.dat文件）。
13、打开“ thelicense.dat”，并将其内容复制到“ license.dat”的末尾
14、在“ license.dat”的顶部删除USE_SERVER（这很重要）。同时填写适当的主机名。 （Linux用户可以在终端窗口中发出命令“主机名”。）Windows用户可以通过在“计算机”上单击鼠标右键并查看其属性来找到它。
15、将“ license.dat”复制到一个好的位置。
16、设置环境变量。对于linux用户，请如下编辑.bashrc文件：
sudo gedit〜/ .bashrc（您也可以使用其他文本编辑器，例如nano或vi）
在文件末尾输入以下内容：
导出LM_LICENSE_FILE = /全部路径/license.datLM_LICENSE_FILE
保存并退出并获取您的.bashrc文件：
来源〜/ .bashrc
对于Windows用户，请导航至“环境变量”部分，并将路径添加至变量（使用;作为分隔符）
功能特色
1、增量，基于块和自下而上的流程，从一次运行到下一次运行可获得一致的结果
2、自动编译点增量流可将运行时间提高多达4倍，同时保持QoR
3、加速运行时，最多支持4个处理器
4、脚本和Tcl / Find支持流程自动化和可自定义的综合，调试和报告
5、使用Achronix，Altera，Lattice，Microsemi，Xilinx的FPGA获得最佳面积和时序结果
6、分层团队设计流程，允许并行和/或地理分布的设计开发
7、全面的语言支持，包括Verilog，VHDL，SystemVerilog，VHDL-2008和混合语言设计
8、FSM编译器和FSM Explorer，用于从RTL自动提取和优化有限状态机
9、图形化状态机查看器，可自动创建气泡图以调试和记录FSM
10、自动存储器和DSP推理可自动实现设计，并具有最佳的面积，功耗和时序质量
11、增量静态计时用于分析，可更新计时异常约束，并立即查看结果，而无需重新合成
12、HDL Analyst交互式图形分析和调试工具，用于设计诊断，问题隔离以及功能和性能分析
软件优势
1、设计流程自动化和定制
与FPGA供应商布局布线和嵌入式系统工具（EDK，SoPC Builder）集成
TCL脚本可驱动自定义流程和自定义报告
批处理模式（仅浮动/网络许可）
管理面向团队的大型设计项目的多个设计实现
2、最佳结果质量
每个FPGA器件系列的定制映射软件可确保最佳实现和技术独立性
自动存储器和DSP推论可提供具有最佳面积，功耗和时序质量的设计实现
Altera宏功能和Xilinx CORE Generator模块的时序知识可实现系统级优化
集成的SynCore模块生成，可通过独立于FPGA供应商的RTL实现高性能，面积高效的算术/数据路径功能实现
FSM提取，优化和调试，带有用户控制
增强的逻辑综合以改善时序结果
3、更快的周转时间和董事会成长
基于增量的块和设计保存流程，以获得一致的结果
自动编译点增量流，在保持QoR的同时，运行速度最多提高4倍
增量静态时序分析
通过在一次综合运行中识别出多个错误，继续出错模式以减少电路板启动所需的迭代
使用具有自动编译点的快速综合模式多处理，运行时间最多增加10倍
4、分层的“分而治之”流程，可以更快地进行周转和保留设计
自下而上的分层流程
混合并匹配自下而上和自上而下的流程
分层报告
地理分布/多机并行项目的同步
分层过程管理界面，用于监视设计进度和错误
5、广泛的语言和设备支持
VHDL，Verilog，SystemVerilog，VHDL 2008
支持所有FPGA供应商的设备：Achronix，Altera，Lattice，Microsemi（以前为Actel）和Xilinx
混合语言综合
6、高级设计调试和诊断
集成的语言敏感的HDL源代码编辑器和语法检查器
交互式HDL Analyst工具，用于快速隔离性能和功能问题
分而治之的分层调试和错误隔离流程
7、通过RTL（调试器）在板上进行调试设计
通过定义观察点和复杂的触发条件来精确定位和监视设计节点和感兴趣的条件上的操作
自动编译调试逻辑并将其插入FPGA实现
增量调试和修复
8、包括DO-254在内的高可靠性和安全关键设计的自动化设计
可重复的合成结果
使用可限制综合优化并在设计中维护关键逻辑和节点的控件进行可追溯和可验证的流程
容错FSM实施（Hamming-3）
自动推断纠错存储器
具有表决逻辑的三重模块冗余（TMR）
具有自定义错误检测和缓解功能的安全有限状态机（FSM）实施和控制
9、先进的基于FPGA的原型支持和轻松的ASIC代码重新定向至FPGA
ASIC工具RTL语言和SDC约束兼容性
自动门控时钟转换
网表编辑器和编译器约束功能简化了ASIC设计的导入和重定向
DesignWare IP集成和优化
与VCS Simulator集成以进行仿真数据分析
10、FPGA DesignWare IP支持与ASIC同步
完整的DesignWare Library Building Block IP集成
Synopsys coreTools集成，用于包含DesignWare数字内核的FPGA设计
11、先进的功率优化和估算
生成高质量的开关数据以推动功率优化
自动节省未使用的RAM块
Xilinx DSP48原语的自动功率优化
