Xilinx Vivado Design Suite HLx Editions 2020.2 许可证授权激活教程

Vivado Design Suite HLx Editions 2020破解版是功能强大的生产力套件，使用旨在加速高层次设计，可提供通过新一代 C/C++ 及 IP 设计实现超高生产力的新方法，实现比用传统方法提升 10到15 倍的生产力。可为设计团队提供实现基于 C 的设计、重用优化、IP 子系统重复、集成自动化以及设计收敛加速所需的工具和方法。与 UltraFast高层次生产力设计方法指南相结合，这种特殊组合经过验证，不仅可帮助设计人员以高层次抽象形式开展工作，同时还可促进重复使用，从而可加速生产力。为主流系统和平台设计人员带来超高生产力！使用可让用户进一步提升器件密度、可提供稳健可靠的性能并能够有效降低功耗以及可预测的结果、可提供无与伦比的运行时间和存储器利用率、Vivado HLS能够让用户用C、C++或SystemC语言编写的描述快速生成IP核、借助Simulink和MATLAB工具可支持基于模型的DSP设计集成、Vivado IP集成器突破RTL的设计生产力制约、Vivado集成设计环境为设计和仿真提供统一集成开发环境、提供综合而全面的硬件调试功能、Vivado HLS使用C、C++或CSystem语言可将验证速度提高100倍以上。全新破解版下载，含许可证文件，有需要的朋友不要错过了！

1、UltraFast高级生产力设计方法指南

在传统设计开发过程中，首先要由经验丰富的系统架构师预估将如何运用新技术实现他们的设计，并获得高级建模格式下的系统连接要求和增值差异化逻辑。然后，由RTL设计实现这些要求。RTL设计周期通常包含对每个模块以及整个设计进行的验证和设计收敛迭代。采用这种方法，平台连接设计不稳定，因为差异化逻辑中的任何变化都可能导致IO接口（如DDR存储器、以太网、PCIe等）无法满足时序要求。另外，RTL验证周期不允许在硬件启动之前进行全面的功能测试。高级设计方法则截然相反，允许设计人员花更多时间和精力来设计增值逻辑，花较少的时间进行调试。该设计流程与RTL设计流程相比能将设计周期缩短15倍。这种高级方法的主要特征如下：•将平台开发与差异化逻辑分离，使设计人员专注于实现公司的高价值功能。•利用具有开发板感知功能的Vivado IP集成器(IPI)以及Vivado IP系统，快速完成平台连接设计的配置、生成和收敛。•为差异化逻辑实施基于C语言的仿真，与传统RTL仿真相比，仿真时间可显著缩短。•利用Vivado HLS和C/C++库进行高层次综合，并通过IP Integrator执行从C到芯片的快速实现与系统集成。UltraFast高级生产力设计方法指南中的所有步骤都可以交互式执行或者使用命令行脚本执行。所有手动交互的结果都可保存至脚本，使从设计仿真到FPGA编程的整个流程可实现完全自动化。利用这种高度自动化的设计流程可以生成FPGA比特流,并在开发板上对设计进行测试，而这些通常是在RTL设计仿真完成之前即可进行。当开发衍生设计时，还能大幅提升生产力。调整不同器件、时钟速度或设计配置就像编辑C参数或Vivado HLS选项一样简单。然后，工具会自动选择可满足新产品要求的新的微架构。

HLx不仅能够加速创建、设计修改和复用，而且还可提供相应方法用于设计具有软件可编程的自定义平台，进一步配合补充赛灵思SDx系列软件定义环境

2、基于C语言的设计和加速复用

典型系统设计从系统的软件模型开始。无论针对信息娱乐、游戏、通信还是医疗领域，大部分产品都从软件模型或原型设计开始。该模型随后会分配到硬件和嵌入式软件团队。硬件设计团队的任务是选择一个满足系统要求的RTL微架构。可编程器件（如FPGA）的最大优势是能够创建针对任何特定应用而优化的自定义硬件。因此，最终产品的性能功耗比相对分布式处理器系统上运行的纯软件程序要高出几个数量级。Vivado高层次综合(HLS)编译器提供一个类似适用于处理器编译器的编程环境。主要区别在于Vivado HLS可将C代码编译到最优化的RTL微架构中，而处理器编译器生成的汇编代码需要在固定GHz速率的处理器架构上执行。系统架构师、软件程序员或硬件工程师可以使用Vivado HLS创建吞吐量、功耗和时延优化的自定义硬件。这样能为计算、存储或网络在内的任何应用实现最佳的高性能、低功耗或低成本系统。Vivado HLS允许在根据设计要求探索多种微架构之后将C/C++规范直接综合为VHDL或Verilog RTL，从而加速设计实现与验证。在该层次执行功能仿真，速度比VHDL或Verilog仿真提高几个数量级。例如，对于视频运动估算算法，C输入到Vivado HLS这种方式能够在10秒内执行10帧视频数据，而对应的RTL模型处理同样的10帧视频则需要大概两天时间才能完成。

结合Vivado IP集成器，Vivado HLS能让设计人员和系统架构师更快速、更可靠地交付高质量的设计。

3、Vivado HLS提供更快的IP创建途径：

•算法描述抽象化、数据类型说明（整型、定点或浮点）和接口（FIFO、AXI4、AXI4-Lite、AXI4-Stream）。•基于指令的架构感知型综合技术能够快速交付设计方案，并在性能、功耗和面积利用率方面赶超手动编码RTL方案。•利用C/C++测试平台仿真、自动VHDL或Verilog仿真以及测试平台生成功能实现加速验证•支持多种语言（C、C++、OpenCL、SystemC），拥有业界最广的语言覆盖范围•自动使用赛灵思片上存储器层级、数字信号处理计算元件和浮点库

4、特定领域专用软件库

支持的函数库包括Math、DSP、视频以及针对高性能低功耗实现方案的线性代数库。为了处理FFT和滤波器这样的复杂内核，HLS还集成了优化的LogiCORE™IP FFT和FIR编译器，以获得最高质量结果。为实现特定领域加速，赛灵思联盟成员还提供OpenCV、BLAS、机器学习等多种函数库。

5、完整IP子系统的复用

赛灵思及其联盟合作伙伴拥有丰富的知识产权(IP)库，有助于将产品快速推向市场。IP经过严格的测试与验证，以确保一次性成功。除了IP核库以外，我们还提供可提升生产力的解决方案。赛灵思的全新LogiCORE IP子系统是一种高度可配置的、专为特定市场量身定制的构建模块，其集成了多个不同的IP核，包括数据移动器、软件驱动程序、设计范例和多种测试平台。Vivado设计套件提供用于以太网、PCIe、HDMI、视频处理、图像传感器处理和OTN开发的最新IP子系统。例如，AXI-4 PCIe子系统利用PCIe、DMA、AXI-4互连等多个IP核，并提供将在处理器系统中使用的必要的软件协议栈。所有IP子系统都采用AMBA®AXI™4互连协议、IEEE P1735加密和XDC设计约束等行业标准，可与用户和赛灵思联盟成员提供的封装IP实现互操作，从而加速集成

6、集成自动化

Vivado设计套件利用Vivado IP集成器——业界首款即插即用型系统集成设计环境——打破了RTL设计生产力记录。Vivado IP集成器能生成到开发板接口的自定义连接，从而实现快速平台创建。它还能将高度并存的C/C++生成函数汇编到一个平台上。Vivado IP集成器提供基于Tcl的图形化自动构建校正设计开发流程。该流程提供具有器件和平台感知的互动环境，支持关键接口的智能自动连接、一键式子系统生成、实时DRC、以及接口更换通知,同时还具备强大的调试功能。设计人员在构建功能间的连接时需处理“接口”而非“信号”级抽象，因此能极大提高生产力。尽管IPI采用业界标准AXI4，但也支持其他接口，而且用户可定义自己的定制接口以加大灵活性。

凭借开放式行业IP标准，Vivado设计套件使第三方厂商能够向开发人员提供自己的IP系列，这样开发人员现在能够利用Vivado IPI将IP进行集成。用户还可以将Vivado HLS或System Generator for DSP与Vivado IP封装器结合使用把自己的RTL或C/C++/SystemC和MATLAB®/Simulink®算法打包到IP Catalog中。

7、加速收敛Vivado

设计套件通过每天交付更多设计结果,以及帮助减少所需的设计迭代次数，加速实现过程。共享的可扩展数据模型在编译时间和内存空间占用方面都是无可匹敌的，而且能够对功耗、时序和资源利用率等关键设计指标进行早期分析。凭借这些设计指标，可以在设计流程早期阶段对设计和工具设置进行修改，因为修改得越早，迭代速度就越快而且对系统性能的影响也更大。使用高级设计方法，能够在C/C++层面将迭代推得更高，实现更快速且影响更大的迭代，其影响和必要性远远大于最后的布局布线收敛迭代。

8、平台创建与复用Vivado

设计套件不仅具有器件感知，而且还具备目标平台感知，支持Zynq®SoC和MPSoC，以及ASIC级FPGA和3D IC开发板与套件。由于具备目标平台感知，因此Vivado能配置和使用特定开发板的设计规则检查，以确保快速构建出可用的系统。

例如，选择Zynq-7000 All Programmable SoC ZC702评估套件，并在IPI中例化一个Zynq处理系统，Vivado便可为处理系统预先配置正确的外设、驱动程序和存储器映射，以支持该单板。平台设计人员现在可以针对双核ARM®处理系统和高性能FPGA逻辑更快识别、复用和集成软硬件IP。用户可利用一系列对话框方便地指定处理系统与逻辑之间的接口。接口可自动生成，并针对性能或面积进行优化，然后，用户可利用Vivado HLS添加自己的算法，或使用Vivado IP Catalog完成设计。

1、项目总结

项目摘要显示项目和设计信息，例如目标零件和电路板，综合和实施的状态以及时序摘要和资源利用情况。某些摘要信息仅在运行综合和实现之后才估计或不可用。当综合和实现完成时，将DRC违规，时序值，利用率百分比和功率估算添加到摘要中。项目摘要还提供了指向设计详细信息的超链接，例如指向“消息”，“日志”和“报告”窗口以及“项目设置”对话框的链接。

在定义了多个综合和实施运行的项目中，“项目摘要”中显示的数据取决于当前设计和活动运行。活动的综合和实施运行显示在“项目摘要”中。您可以在“设计运行”窗口中或通过在Tcl控制台中使用current_run Tcl命令来更改活动运行。

项目摘要将出现在Vivado IDE工作区中。

2、来源窗口

“源”窗口提供了与当前项目关联的设计源的多个视图。这些视图包括：

层次结构：显示从设计顶层到底层的源。

IP源：显示IP源文件和包含IP或模块设计的设计生成的输出。

库：显示按库排序的源。

编译顺序：根据位于工具栏中的“使用于”选择菜单，显示按源将被编译以进行合成，实现或模拟的顺序排序的源。

提示：启用“动态功能交换”流后，“源”窗口还将显示“分区定义”选项卡。有关DFX流中的更多信息，请参见Vivado Design Suite用户指南：动态功能交换（UG909）。

通过“源”窗口，您可以管理HDL设计源，IP和块设计源，约束文件和约束集，仿真源文件（例如测试台）和实用程序源（例如分配给设计运行的Tcl之前和之后的脚本）。通过“源代码”窗口中的右键单击菜单，可以访问命令，这些命令使您可以从当前项目中添加或删除文件，更改库和编译顺序，激活特定文件集，管理Dynamic Function eXchange以及设置设计约束条件的目标。

“源”窗口工具栏包含以下命令：

搜索

打开搜索字段以输入搜索模式。

全部收缩

折叠所有源文件夹层次结构。

展开全部

展开所有源文件夹层次结构。

添加来源

打开“添加源”向导，使您可以将不同类型的源文件添加到设计中。

仅显示缺少的来源

在“层次结构”选项卡中可用，它仅显示缺少的源文件，以使您更清楚地看到问题。

提示：仅当项目中缺少源文件时，此命令才可用。

分类

可从“库”选项卡获得，此选项以字母数字顺序对列出的文件夹和源文件进行排序。

设定值

启用或禁用滚动到选定的对象。在另一个对象中选择一个对象时，滚动到“源”窗口中的选定对象

3、属性窗口

“属性”窗口显示常规信息以及与当前所选对象关联的详细信息。“属性”窗口根据所选对象的类型而变化。例如，为所选CELL对象显示的信息与为所选NET或SITE对象显示的信息不同。

“属性”窗口具有多个视图，这些视图根据所选对象而有所不同，并显示有关该对象的详细信息。例如，选择一个CELL对象将显示以下视图：

常规：提供与单元格有关的常规信息，例如名称和对象类型。

属性：列出当前在选定单元格上定义的属性。某些属性可以在“属性”窗口中直接编辑。其他的则是只读的，只能通过该工具进行修改。

网络：列出连接到当前单元格的网络。

单元引脚：列出当前单元上定义的引脚。

选择“属性”视图时，“属性”窗口工具栏包含以下命令：

以前

选择并显示先前选择的对象的属性。这使您可以向后滚动一叠先前选择的对象。

下一个

从上一个对象返回，向前移动选定对象的堆栈。

提示：该命令仅在使用上一个命令后可用。

设定值

启用或禁用“自动更新”，以便通过更改当前所选对象的属性和状态来更新属性窗口。

4、流导航器

Flow Navigator提供了Vivado Design Suite设计流程的简化视图，从管理项目源到生成比特流文件以及在硬件中运行设计。Flow Navigator提供对设计流程中以下主要步骤的访问：

项目经理：访问各种项目管理工具，例如“项目摘要”窗口，“添加设计源”向导，语言模板和Vivado IP目录。这些工具提供了设计的摘要视图，提供了有关设计资源利用的信息，并允许您从文件系统或IP目录添加新的设计源。

IP集成器：创建复杂的子系统设计，以包含在更高级别的设计或独立设计中。您可以使用本节中的命令来创建新的块设计，打开现有的块设计或生成支持块设计所需的输出产品。有关更多信息，请参考《Vivado Design Suite用户指南：使用IP集成器设计IP子系统（UG994）》。

仿真：启动Vivado仿真器或集成的第三方仿真器以执行设计的行为，功能或时序仿真。有关更多信息，请参考《Vivado设计套件用户指南：逻辑仿真（UG900）》。

RTL分析：在详尽的网表中打开RTL设计，以提供对不同设计元素的早期探索和分析。在此部分中，Flow Navigator提供对命令的访问，这些命令用于运行设计规则检查，报告噪声分析或查看设计的示意图。有关更多信息，请参考《Vivado Design Suite用户指南：系统级设计条目（UG895）》中的此链接。

综合：创建并启动综合设计运行，或打开并分析综合设计。您也可以打开“时序约束”向导并编辑约束。您可以将调试核心添加到综合设计中，并对设计进行分析。有关更多信息，请参考《Vivado设计套件用户指南：综合（UG901）》。

实施：配置实施设置。您可以创建并启动实施设计运行，以将网表放置并路由到目标设备或板上。您还可以访问用于放置和布线设计的各种分析工具。有关更多信息，请参考《Vivado设计套件用户指南：实施（UG904）》。

程序和调试：生成位流文件以对具有实现的设计的硬件设备进行编程，然后打开Vivado硬件管理器以在物理设备中调试设计。有关更多信息，请参考《Vivado设计套件用户指南：编程和调试（UG908）》。

在Flow Navigator中，您可以双击每个步骤标题以展开或折叠该步骤。这样一来，您可以隐藏设计流程的细节，同时仍能获得整体画面。

图：Flow Navigator菜单

设计流程的每个步骤还提供了用于设计的设置和分析命令菜单。右键单击步骤标题以打开命令菜单，您可以使用这些命令来配置设计流程中该步骤的设计。

通过单击Flow Navigator右上角的Hide Flow Navigator命令（），可以隐藏Flow Navigator以释放一些应用程序显示区域。当不显示时，Flow Navigator将显示为Vivado IDE左上方的选项卡。单击此选项卡以重新打开Flow Navigator窗口。

5、Project Manager

使用Project Manager环境，您无需开放的内存设计即可在当前项目中工作。您可以随时在Flow Navigator中单击Project Manager来访问此环境。

在这种环境下，您可以：

添加设计源，约束和仿真源。

访问Vivado IP目录，配置IP并添加用户存储库。

访问Vivado语言模板以定义新的RTL模块。

检查项目摘要以确定设计状态，包括资源利用率和时间安排。

使用“项目设置”对话框配置当前项目，以更改目标零件，并配置综合，实现，模拟和位流选项。

6、设计运行窗口

“设计运行”窗口提供用于管理，启动和重置运行以进行综合和实施的命令。它还以表格格式显示综合和实施运行的状态和统计信息，特定列显示运行的处理时间，完成率，资源利用率和计时结果。

提示：要在“设计运行”窗口中自定义列，请右键单击列标题以访问各种菜单命令。

工具栏包括以下命令：

搜索

打开搜索字段以输入搜索模式。在“I/O端口”表中搜索指定的值。

坍方

折叠列出的运行。

扩大

扩展列出的运行。

重置运行

重置已完成或部分完成的运行，并有选择地删除与该运行相关的任何数据。

重置为上一步

将实施运行还原到上一步，以便可以对其进行修改和重新运行。

发射运行

启动选定的运行。指定要使用的处理器数量，然后在远程主机上启动。

启动下一步

以增量步骤启动实施运行，例如网表优化，布局，物理优化和路由。

创建运行

向项目添加新的综合和实施运行。您可以指定运行要使用的目标零件和策略。

显示百分比

将资源利用率显示为可用资源的百分比。

支持多个综合和实现运行的项目也具有活动运行，或者是Vivado Design Suite中当前在内存中的运行。活动运行的结果显示在“消息”，“编辑”，“报告”和“项目摘要”窗口中。您可以通过选择非活动运行并使用右键单击菜单中的“使活动”命令来更改活动运行。

右键单击菜单中的其他命令，您可以更改设计运行属性和命令设置，查看报告和日志，以及打开运行目录以查看结果文件和磁盘上的日志。