ModelSim2020破解版是领先的用于VHDL，Verilog，SystemVerilog，SystemC和混合语言设计的验证和仿真工具。使用旨在为用户带来完整的共嫩来快速的模拟您的设计，轻松进行设计的优化，项目流程的管理等操作，使用可对所有设计自动执行ModelSim优化。这些优化旨在最大程度地提高模拟器性能，在某些Verilog设计中，与未优化的运行相比，最多可提高10倍。全局优化可能会影响您可以查看的设计仿真结果的可见性-某些信号和过程可能不可见。如果这些信号和过程对于调试设计很重要，则可能有必要通过从特定模块中删除优化来定制仿真。将优化应用于您的设计并做出最明智最准确的决策，提供完整的仿真过程，从创建工作库到编译设计，以及加载仿真器到运行仿真和调试结果等，您所需要的一切，这里都将为您带来，并且很好的进行使用，全新破解版下载，含破解补丁文件和许可证文件，有需要的朋友不要错过了！
安装激活教程
1、在本站下载并解压，如图所示
2、双击modelsim-win64-2020.4-se.exe运行安装，选择软件安装路径
3、不要安装Key Driver，点击否
4、安装完成，退出向导
5、打开crack1文件夹，将win64文件夹下的mgcld64.exe和mgls64.dll复制到安装目录中，默认C:\modeltech64_2020.4\win64，点击替换目标中的文件
6、将MentorKG.exe和patch64_dll.bat复制到默认C:\modeltech64_2020.4\win64中，在C盘的根目录中创建一个flexlm文件夹，然后运行patch64_dll.bat，将生成的LICENSE.TXT文件保存到C:\flexlm\中
7、创建系统环境变量，LM_LICENSE_FILE = C:\flexlm\LICENSE.TXT
8、运行程序享用即可
软件特色
1、统一的混合语言仿真引擎，易于使用和性能
2、ñative支持的Verilog，SystemVerilog的设计，VHDL和SystemC对复杂的设计环境的有效核查
3、快速调试时间，易于使用的多语言调试环境
4、先进的代码覆盖率和分析工具，可快速缩短覆盖范围
5、提供了交互式调试和后期模拟调试，因此可使用相同的调试环境
6、强大的波形比较功能，可轻松分析差异和错误
7、统一的覆盖数据库，具有完整的交互式和HTML报告和处理功能，可了解和调试整个项目的覆盖范围
8、结合HDL Designer和HDL Author进行完整的设计创建，项目管理和可视化功能
软件功能
1、高级代码覆盖率
ModelSim的高级代码覆盖功能和易用性降低了利用此宝贵的验证资源的障碍。
ModelSim高级代码覆盖功能为系统验证提供了宝贵的指标。所有险种信息都存储在统一险种数据库（UCDB）中，该数据库用于在高效数据库中收集和管理所有险种信息。提供了用于分析代码覆盖率数据（例如合并和测试排名）的覆盖率实用程序。可以交互地，在模拟后或合并多个模拟运行后查看覆盖率结果。可以按实例或按设计单位报告代码覆盖率指标，从而在管理覆盖率数据方面提供了灵活性。
支持的承保范围包括：
声明范围：
运行期间执行的语句数
分行覆盖：
影响HDL执行控制流程的表达式和case语句
条件覆盖：
将分支上的条件分解为使结果为真或假的元素
表达范围：
与条件覆盖范围相同，但覆盖并发信号分配而不是分支决策
集中表达：
在确定覆盖率结果时考虑表达式的每个独立输入的方式显示表达式覆盖率数据
增强的切换范围：
在默认模式下，计数从低到高和从高到低的转换；在扩展模式下，计算与X之间的转换
有限状态机覆盖：
州和州过渡范围
2、混合HDL模拟
ModelSim将仿真性能和容量与代码覆盖率和调试功能相结合，以模拟多个模块和系统并获得ASIC门级签核。对Verilog，SystemVerilog for Design，VHDL和SystemC的全面支持为单语言和多语言设计验证环境提供了坚实的基础。ModelSim易于使用的统一调试和仿真环境为当今的FPGA设计人员提供了他们日益增长的需要的高级功能，以及使工作变得高效的环境。
3、有效的调试环境
ModelSim调试环境针对Verilog，VHDL和SystemC的广泛直观功能集使其成为ASIC和FPGA设计的选择。
通过智能设计的调试环境，ModelSim简化了查找设计缺陷的过程。ModelSim调试环境可有效显示设计数据，以分析和调试所有语言。
ModelSim允许在保存后的结果以及实时仿真运行过程中使用许多调试和分析功能。例如，覆盖率查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率。
信号值可以在源窗口中注释，并在波形查看器中查看，从而简化了调试导航，在对象及其声明之间以及在访问的文件之间具有超链接导航。
竞赛条件，变化量和事件活动可以在列表和波形窗口中进行分析。可以轻松定义用户定义的枚举值，以更快地了解仿真结果。为了提高调试效率，ModelSim还具有图形和文本数据流功能。
ModelSim与Mentor的旗舰模拟器Questa®共享一个公共前端和用户界面。如果需要更高的性能和对高级验证功能的支持，这可使客户轻松升级到Questa。
使用帮助
1、创建一个新项目
我们将通过定义项目设置来开始创建新项目的过程。
程序
创建一个新目录，并将本课程的设计文件复制到其中。
首先为该练习创建一个新目录（以防其他用户使用这些课程）。
Verilog：将counter.v和tcounter.v文件从/<install_dir>/examples/tutorials/verilog/projects复制到新目录。
VHDL：将counter.vhd和tcounter.vhd文件从/<install_dir>/examples/tutorials/vhdl/projects复制到新目录。
如果您刚刚完成上一课，则ModelSim应该已经在运行。如果尚未运行，请启动ModelSim。
在UNIX Shell提示符下键入“vsim”，或在Windows中使用ModelSim图标。
选择文件>更改目录，然后更改为您在步骤1中创建的目录。
创建一个新项目。
从菜单栏中选择文件>新建>项目（主窗口）。
这将打开“创建项目”对话框，您可以在其中输入项目名称，项目位置（即目录）和默认库名称（图1）。您也可以从选定的.ini文件中引用库设置，也可以将它们直接复制到项目中。默认库是编译的设计单元所在的位置。
在“项目名称”字段中键入“test”。
单击“项目位置”字段的“浏览”按钮以选择将存储项目文件的目录。
保留默认库名称设置为起作用。
单击确定。
2、将对象添加到项目
单击“确定”接受新的项目设置后，将出现一个空白的“项目”窗口和“将项目添加到项目”对话框。
在对话框（图1）中，您可以创建一个新的设计文件，添加一个现有文件，添加一个用于组织目的的文件夹，或者创建一个仿真配置（如下所述）。
图1.向项目添加新项目
程序
添加两个现有文件。
单击添加现有文件。
这将打开“将文件添加到项目”对话框（图2）。该对话框使您可以浏览查找文件，指定文件类型，指定要将文件添加到的文件夹，以及确定是将文件保留在当前位置还是将其复制到项目目录。
图2.将文件添加到Project对话框
单击“文件名”字段的“浏览”按钮。这将打开“选择要添加到项目的文件”对话框，并显示当前目录的内容。
Verilog：选择counter.v和tcounter.v，然后单击“打开”或VHDL：选择counter.vhd和tcounter.vhd，然后单击“打开”。
这将关闭“选择要添加到项目的文件”对话框，并在“将文件添加到项目”对话框中显示所选文件（图2）。
单击“确定”将文件添加到项目中。
单击“关闭”以关闭“将项目添加到项目”对话框。
现在，您应该在Project窗口中看到两个文件（图3）。自上次成功编译以来，“状态”列中的问号图标指示该文件尚未编译或源文件已更改。其他列标识文件类型（例如，Verilog或VHDL），编译顺序和修改日期。
图3.新添加的项目文件的状态显示为“？”
3、更改编译顺序（VHDL）
默认情况下，当使用vsim命令加载设计时，ModelSim将执行VHDL设计的默认绑定。但是，您可以选择在编译时执行默认绑定。如果您选择在编译时进行默认绑定，那么编译顺序很重要。请按照以下步骤更改项目中的编译顺序。
程序
更改编译顺序。
选择编译>编译顺序。
这将打开“编译顺序”对话框。
单击自动生成按钮。
ModelSim通过对文件进行多次传递来确定编译顺序。它从顶部开始编译；如果文件因依赖关系而无法编译，则会将该文件移至最底部，然后在编译其余文件后重新编译。它以这种方式继续进行，直到所有文件都成功编译为止，或者直到一个文件由于依赖关系以外的其他原因而无法编译为止。
或者，您可以选择一个文件，然后使用“上移”和“下移”按钮以正确的顺序放置文件（图1）。
图1.编译顺序对话框
单击“确定”关闭“编译顺序”对话框。
4、编译设计
定义了项目设置并将对象添加到项目后，就可以编译设计了。
程序
编译文件。
在“项目”窗口中右键单击counter.v或tcounter.v，然后从弹出菜单中选择“编译”>“全部编译”。
ModelSim编译两个文件，并将“状态”列中的符号更改为绿色的复选标记。选中标记表示编译成功。如果编译失败，该符号将为红色的“X”，并且您会在“成绩单”窗口中看到一条错误消息。
查看设计单位。
单击Library选项卡（图1）。
点击工作库旁边的“+”图标。
您应该看到两个已编译的设计单元，它们的类型（在这种情况下为模块）以及基础源文件的路径。
图1.带有扩展库的库窗口
