一、项目管理
FPGA项目管理
典型的FPGA设计流程包括设计进入阶段，综合和实现（拟合以及布局布线处理），每个阶段通常随后进行仿真。在整个设计流程中管理项目以及设计数据变得非常重要。设计流程管理器是旨在自动执行这些过程的工具。它与第三方工具对接，为FPGA设计人员提供了一个可在整个FPGA设计流程中使用的独特平台。
流管理器
使用FPGA项目管理的好处：
它涵盖了从设计进入到布局布线的整个FPGA设计流程，这意味着您不必在FPGA设计的不同阶段学习不同的供应商工具。
它与90多种供应商工具相连接，可让您以多种不同方式配置流程
它与版本/修订控制系统协作，为您的项目提供数据和版本管理
内置服务器场使设计人员可以管理队列以进行仿真，综合和实施任务
二、图形/文字设计输入
1、原理图/框图编辑器
框图编辑器是用于VHDL，Verilog和EDIF设计的图形输入的工具。如果您的HDL设计在很大程度上是结构化的，那么与编写源代码相比，以图形方式以框图形式输入其描述可能会更容易。然后，程序框图编辑器将自动将框图转换为结构化的VHDL，Verilog或EDIF网表。使用Active-HDL，您可以混合两种类型的描述。例如，顶层设计实体可以是框图，而其中使用HDL代码/EDIF网表和/或状态图描述其中实例化的组件。
使用原理图编辑器的好处：
原理图编辑器支持自下而上和自上而下的方法
供应商的原理图库使您可以创建面向技术的框图
编辑器的Hierarchical属性可帮助您为复杂块创建原理图的多个页面
框图文件可以转换为VHDL，Verilog或EDIF网表
2、状态机编辑器
状态图编辑器是一种工具，用于对同步机和异步机的状态图进行图形编辑。绘制状态图是对顺序设备进行建模的另一种方法。您可以自己输入逻辑块的描述作为图形状态图，而不必自己编写HDL代码。然后，编辑器将根据输入的图形描述自动生成HDL代码。由于直观的图形形式，状态图比HDL代码更易于学习并且可读性强。
使用状态机编辑器的好处：
它提供了一个直观的地图，该地图指定了状态之间的流程，事件和动作，这更易于阅读和理解。
内置的测试台生成器可以帮助您快速验证状态机
它可以在设计会议期间用作出色的协作工具，因为它们易于理解和解释。
它们可用于记录各种抽象级别的设计
3、HDL文字编辑器
HDL编辑器是设计用于编辑HDL源代码的文本编辑器。它与编译器和模拟器紧密集成，以启用调试功能。HDL文本编辑器的一些主要功能包括关键字突出显示（VHDL，Verilog/SystemVerilog，C/C++，SystemC，OVA和PSL），对代码组和代码结构的支持，自动完成和自动格式化，书签和命名书签，以便在源代码，断点和列选择中轻松导航。
使用HDL文本编辑器的好处：
波形查看器和HDL文本编辑器之间的交叉探测使调试更加容易
可以直接从HDL编辑器将信号添加到波形查看器
在仿真过程中支持源代码中的实时值探针
VHDL，Verilog，SystemVerilog和SystemC的语言模板可帮助快速编写代码
4、Code2Graphics
Code2Graphics转换器是一种工具，用于将VHDL，Verilog/SystemVerilog和EDIF网表自动转换为Active-HDL原理图和状态图。它分析VHDL，Verilog或EDIF文件，并根据分析文件中找到的设计实体，模块或单元的数量生成一个或多个原理图和状态图文件。生成的原理图和状态图文件可以自动附加到设计或保存在单独的位置。
使用Code2Graphics的好处：
它从设计中提取信息并以图形方式呈现
RTL设计的图形可视化可以大大增强设计重用过程
它有助于为复杂的RTL设计项目创建完美的文档
使用帮助
框架为所有组件提供了工作空间和沟通渠道。 除了仿真内核和编译器，每个Active-HDL工具都在单独的窗口中实现。 以下是Active-HDL工具的简要说明。
1、Console
Alt + 0
控制台窗口是一个交互式的输入输出文本设备，该设备：
•提供Active-HDL宏命令和用户定义的脚本的条目
•输出由Active-HDL工具生成的消息。
2、工作区/设计浏览器
Workspace / Design Explorer有助于管理Active-HDL设计，以便您
不必担心计算机上设计文件的物理位置。
3、设计浏览器
Alt + 1 / Alt + 2
“设计浏览器”窗口显示当前工作区和设计的内容，即：
•工作区附带的设计
•设计附带的资源文件
•设计的默认工作库的内容
•选择用于仿真VHDL，Verilog / SystemVerilog的设计单元的结构
4、设计流程经理
Alt + 3
设计流程管理器促进了Active-HDL设计的自动化处理。 它以图形图形式显示典型的设计过程，图中嵌入的按钮可调用参与该过程的应用程序。
5、语言助手
语言助手是一个辅助工具，它提供许多VHDL和Verilog模板，它们对典型的逻辑原语和功能块进行建模。 它与HDL编辑器集成在一起，因此您可以将所需的模板自动插入已编辑的源文件中。 语言助手还允许您定义自己的模板。
6、HDL编辑器
HDL编辑器是为HDL源文件设计的文本编辑器。它以不同的颜色（关键字颜色）显示特定的语法类别。该编辑器与模拟器紧密集成，可以调试源代码。当使用HDL Editor编辑宏文件，Perl脚本和Tcl脚本时，关键字着色也可用。
7、状态图编辑器
状态图编辑器是设计用于编辑状态机图的图形工具。编辑器会自动将图形化设计的图表转换为VHDL或Verilog代码。
8、波形查看器/编辑器
波形查看器/编辑器将仿真结果显示为信号波形。它允许您以图形方式编辑波形，以创建所需的测试矢量。
9、程序框图编辑器
框图编辑器是一种图形工具，旨在创建框图。编辑器会自动将图形化设计的图表转换为VHDL或Verilog代码。
10、列表
“列表”窗口以表格文本格式显示模拟运行的结果。它使您能够以增量周期精度跟踪仿真结果。
11、手表
Alt + 4
监视窗口显示模拟过程中所选VHDL或Verilog对象的当前值。
12、调用堆栈
Alt + 6
“调用堆栈”窗口是一个调试工具，它显示当前正在执行的进程中正在执行的子程序（程序和函数）的列表。
13、图书馆经理
Alt + 7
库管理器旨在管理Active-HDL库及其内容。
14、记忆体检视
Alt + 9
``内存视图''窗口是一种调试工具，旨在显示设计中定义的内存内容（例如二维数组类型的对象）。
15、服务器场
服务器场是在局域网上运行的高级独立工具，它使用户可以计划任务，然后在网络上可用的选定计算机上自动执行任务。
16、代码覆盖率
代码覆盖率是一个程序，可让您测试测试平台并确定如何执行源代码。
17、设计分析器
Design Profiler显示了仿真器在仿真过程中花费的时间，并深入了解了CPU的使用方式。
18、源代码版本控制
一个允许您与外部专业Source Revision Control系统进行通信的界面。 内置接口允许直接在Active-HDL环境中对源文件的早期版本进行操作。
19、C代码调试
Alt + 8
C代码调试选项允许调试作为HDL设计一部分的PLI / VHPI应用程序（DLL）。
20、高级数据流
允许在设计中探索并发语句的连通性，并在仿真过程中以图表的形式呈现。
21、断言查看器
断言查看器窗口显示了在模拟过程中针对OVA，PSL或SystemVerilog断言和Cover语句收集的统计信息。
22、Code2Graphics（TM）转换器
Ctrl + B
Code2Graphics（TM）转换器是一种用于将VHDL，Verilog或EDIF源文件自动转换为Active-HDL方框图和状态图的工具。
