Riviera-PRO破解版是经过了无数次验证的高性能软件，在设计尖端FPGA和SoC设备方面，为工程师们带来了更多的可能性，对各种极具挑战的复杂的系统的开发设计和验证工作都提供了更多的帮助，因为它带来了基于标准的VHDL、SystemVerilog和SystemC支持，具有业界领先的容量和高回归吞吐量，集成的多语言调试环境，全面的基于断言的验证（SVA、PSL），高级代码覆盖能力和覆盖分析工具，以及持UVM、OS-VVM、UVVM、Cocotb和Vunit等用于高级验证策略的方法等，这些都是它独特的优势，这所有的一切都将全面激发您的创建能力，提高工程师的专业水平，更具优势的自动化功能，全面提高生产力，减少错误的产生，提高设计的可能性，缩短调试所需要的时间，更准确更快速的分析您的任务，破解版本，有需要的朋友不要错过了！
安装激活教程
1、下载解压，文件夹如图所示
2、先安装软件，勾选如下选项
3、安装设置
4、完成后不要启动，将patched中的文件复制到软件安装目录中并进行替换
5、然后我们需要将rivieraall.dat复制到您的许可证变量点（例如C:\flexrm\rivieraall.dat），创建系统环境变量ALDEC_LICENSE_FILE=C:\flexlm\rivieraall.dat
6、运行Riviera pro即可
软件优势
1、高性能仿真
Riviera PRO结合了业界领先的模拟优化算法，在混合语言模拟中实现最高性能。结合行业领先的能力，Riviera PRO能够实现高回归吞吐量，用于开发最复杂的系统。
2、高级调试
集成的多语言调试环境使耗时的设计分析任务自动化，并快速修复错误。它支持所有标准语言，并提供直观的方式来可视化和分析设计中的关键对象。内置调试工具提供代码跟踪、波形、数据流、覆盖率、断言、UVM和内存可视化功能。
3、行业最佳投资回报率
Riviera PRO使Aldec客户能够在更短的时间内以更低的成本提供创新产品。Aldec行之有效的设计自动化方法帮助客户加快汽车、医疗、航空航天和军事应用产品的设计和实施。除了EDA工具包以及全面的培训和支持外，Aldec还投资于建立完整设计和验证流程所需的合作伙伴关系和集成。
新功能
1、Aldec，Inc.是FPGA和SoC设计混合HDL语言仿真和硬件辅助验证的先驱，推出了最新版本的Riviera-PRO，为Versal™自适应计算加速平台（ACAP）设计的系统仿真提供支持。
2、Versal ACAP由Xilinx/AMD开发，是一个突破性的自适应平台，包括人工智能引擎（AIE）、处理系统（PS）、可编程逻辑（PL）、片上网络（NoC）和强化的域特定IP，例如带DMA和CCIX的PCIe Gen5、HBM、600G因特拉肯和600G以太网。Versal ACAP支持复杂算法的异构计算，并加速工作负载，例如人工智能、嵌入式计算和高性能计算。
3、Riviera-PRO支持基于Vitis™硬件仿真流程的Versal ACAP设计系统仿真，用于测试AIE、PS和PL之间的交互。整个硬件仿真设置和系统集成都是在Vitis环境中完成的。Vitis为图形应用程序运行AIE模拟器，为PL内核运行Riviera-PRO模拟器，为PS主机应用程序运行QEMU（开源系统仿真器）。SystemC模型也可用于AIE和NoC，也可以在Riviera-PRO中进行模拟。
4、系统仿真对于任何Versal ACAP设计都至关重要，因为它具有复杂的适应性架构和高逻辑密度。完整的系统设计可以在项目周期的早期以完全调试可见性进行测试，而无需任何物理硬件，从而更轻松地运行更多测试场景、测试极端情况和调试复杂问题。
5、用户可以利用Riviera-PRO的高性能混合HDL仿真引擎，使用波形查看器的高级调试环境，高级数据流，RTL层次结构，对象查看器以及验证覆盖率功能，如代码覆盖率和功能覆盖率。Riviera-PRO对SystemVerilog和UVM的全面支持有利于需要开发可重用和复杂测试平台环境的用户。
6、Aldec营销总监Louie De Luna表示：“Versal ACAP架构在FPGA领域具有革命性意义，是异构计算的游戏规则改变者。“借助Versal，用户可以自定义自己的特定领域架构，以优化其特定工作负载的计算。我们现在正在步入计算时代，差异化是通过硬件而不是软件完成的。
7、大多数FPGA项目都因至少有一个重要的错误逃逸到生产中而臭名昭著，而基于仿真的验证是最大限度地减少错误逃逸的关键方面。系统仿真可用于执行算法验证、验证架构外推、连接的硬件平台和应用软件。
8、关于如何使用Riviera-PRO作为Vitis硬件仿真流程的RTL模拟器的几个Versal ACAP教程设计和步骤可以在Aldec的Github上找到。
9、关于里维埃拉-PRO™
Riviera-PRO™满足了工程师制作未来尖端FPGA和SoC器件的验证需求。该工具通过结合高性能仿真引擎、不同抽象级别的高级调试功能以及对最新语言和验证库标准的支持，实现了最终的测试平台生产力、可重用性和自动化。
使用说明
1、为Riviera-PRO编译英特尔®Quartus®Prime仿真库
概述
用户可以使用编译器向导在英特尔®Quartus®Prime环境中编译Riviera-PRO库。出于本应用说明的目的，我们使用了Quartus®Prime，并提供了通往Riviera-PRO 2021.10的路径。
如何设置
打开Quartus®Prime。
转到“工具”|”启动仿真库编译器。
图1：仿真库编译器
EDA模拟库编译器将打开。
选择工具名称下的里维埃拉-PRO。在可执行文件位置字段下，提供riviera.exe文件的路径。
图2：仿真库编译器向导：工具名称和位置
选择要编译的库系列，然后选择库语言。
注意：>符号将选择您选择的族，>>符号将选择所有可用的族。
图3：EDA仿真库编译器：库选择
为已编译的库选择输出目录。
图4：仿真库编译器向导：输出目录
指定所有设置后，选择“开始编译”。
图5：仿真库编译器向导：开始编译
编译成功后，您可以关闭EDA模拟库编译器窗口。
图6：成功编译
2、开始使用Riviera-PRO的OSVVM。
介绍
OSVVM 是一种智能测试平台方法，允许将“智能覆盖”与定向、算法、基于文件和约束的随机方法混合使用。OSVVM是指定用于验证VHDL的集成环境。OSVVM 代表“开源 VHDL 验证方法”。OSVVM是一组VHDL软件包，最初由Aldec和Synthworks开发。OSVVM 可帮助您使用 VHDL 采用现代约束随机验证技术。借助OSVVM，可以将高级验证方法添加到其当前的测试平台中，而无需学习新语言或抛弃现有的测试平台模型。本教程提供了有关使用 OSVVM for VHDL 的基本功能的说明。 OSVVM 支持的功能与基于其他验证方法的功能相同。这包括事务级别建模，约束测试生成，功能覆盖，消息过滤，记分板和FIFO，错误报告等。
为什么选择OSVVM？
验证能力在各种设计中都是一个大问题。验证和调试设计总是比编写设计代码更难。与System Verilog一样，直接在VHDL中编写很容易出错。OSVVM 提供了一种方法和库，可简化 VHDL 用户的整个验证工作。OSVVM表明，设计人员可以从一种语言和方法中获得功能，简单性和简洁性。
开始
在Riviera-PRO中开始使用OSVVM的第一步是确保您使用的是VHDL 2008或更高版本。对于使用Riviera-PRO以外的模拟工具的用户，可能必须专门从OSVVM网站下载OSVVM。
需要理解的关键概念是以下包。它们总是添加到任何 OSVVM 设计中，因为它表示必要的 OSVVM 库包：
library osvvm;
use osvvm.RandomPkg.all;
use osvvm.CoveragePkg.all;
图书馆信息：
随机Pkg
RandomPkg 使用名为 RandomPType 的受保护类型实现其随机化功能。使用受保护类型允许将种子存储在受保护类型内部，这反过来又允许使用函数完成随机化。要使用 RandomPkg，首先必须引用 OSVVM 库和 RandomPkg，如下所示：
library osvvm;
use osvvm.RandomPkg.all;
若要执行随机化，进程必须声明自己的局部随机化变量。每个执行随机化的过程都需要自己的随机化变量，该变量具有唯一的种子值。执行此操作的一种简单方法是命名进程并使用 RV'instance_name 作为 Initseed 的参数（例如 RV。InitSeed（RV'instance_name）;）.随机化是通过重载函数之一完成的，例如 RandInt（例如 RandInt ：= RV。RandInt（0,255）;）.
覆盖范围Pkg
CoveragePkg在Perl Art Open Source License下发布。它是免费的。您可以从 http://www.synthworks.com/downloads 下载它。它会不时更新。目前有许多计划修订。 CoveragePkg 帮助编写功能覆盖。实际上，功能覆盖可以使用任何代码编写。CoveragePkg 和语言语法仅用于简化这项工作。对功能覆盖进行建模的基本步骤是声明覆盖率对象、创建覆盖率模型、累积覆盖率、与覆盖率数据结构交互以及报告覆盖率。覆盖范围是使用存储在覆盖范围对象内部的数据结构建模的。覆盖率对象是通过声明 CovPType 类型的共享变量创建的，如下所示：
architecture Test of tb is
shared variable CovBin1 : CovPType;
约束随机验证
约束随机验证（有时称为测试平台自动化）近年来在复杂验证环境中变得流行。约束随机验证的基本思想是使用随机化作为验证方法的基础。传统测试使用所谓的“定向”测试 - 即编写测试的人必须准确决定应用什么刺激。约束随机验证使用随机输入。这有很多好处：
如果模拟时间越长，则会生成更多的测试向量。
您可能会发现由于意外的输入组合或极端的输入值而导致的错误。通过定向测试，测试你期望发生的事情太容易了，而不是试图测试你不希望发生的事情。
开发自动测试后，它仍可用于定向测试。
约束随机测试的主要缺点是你需要有一个自检测试平台。优点是自检测试平台是验证复杂系统的好方法，但这需要您拥有被测设计（DUT）的参考模型。 考虑到上述所有解释，仍然存在一个问题。我们所说的“受约束”一词是什么意思？随机化就是随机化 DUT 的测试向量。因此，话虽如此，很难知道什么没有经过测试。为了避免这种情况并覆盖每个测试点，我们使用某些约束（也称为功能覆盖）随机化测试向量。功能覆盖率衡量与特定规范点相关的内容，以告诉您是否已涵盖该规范点。请注意，这与代码覆盖率不同，代码覆盖率只是告诉您是否执行了每一行代码 - 但与功能无关。即使每行代码都已执行，您的 DUT 也可能不正确！OSVVM 提供了一种收集验证环境中节点值的方法，以帮助您确定验证何时完成。
创建随机值
为了生成随机值，我们需要做的第一件事是包含适当的包。例如
library osvvm;
use osvvm.RandomPkg.all;
use osvvm.CoveragePkg.all;
Next, we declare variables of the appropriate types.
variable a1 : RandomPType;
variable b1 : RandomPType;
接下来，我们创建随机值：
A <= a1.Randslv(0,255,8);
B <= b1.Randslv(0,255,8);
上面的几行显示了如何创建 8 位宽的随机逻辑值，其值的完整范围为 0 到 255。
图1.代码说明
创建约束和分布
上面的示例在整个范围内生成值。尽管我们可能希望将随机项限制为特定范围或值。RandomPType 允许我们准确指定要生成的值及其分布。
abc <= Rndabc.Randslv(0,31,4);
def <= Rnddef.Randslv((0,1,2,3,5,7,9,11,17,23,29,31),4);
第一个示例显示了 0 到 31 整个范围内的基本随机化。 第二个示例在左侧括号中显示了已经提供的约束，右侧显示了 4 位的宽度。 因此，还有许多其他选项可以操纵VHDL测试平台中的随机化，约束和分布。
功能覆盖
功能覆盖率是观察测试计划执行情况的代码。因此，您编写的代码用于跟踪是否执行了与设计或接口要求、功能或边界条件相对应的重要值、值集或值序列。如果没有功能覆盖，您就不知道随机测试涵盖了哪些具体点，更重要的是，您不知道哪些点尚未覆盖。 为了生成功能覆盖率，我们测量覆盖点。覆盖点具有允许我们将数据值整理到箱中的功能。功能覆盖基本上分为3个阶段。I） 设置，ii） 样本和 iii） 报告覆盖范围。覆盖点对整数值进行采样。在采样过程中，对覆盖范围进行采样。最后，当模拟停止时，封面报告过程会写出测量的覆盖率数据。
创建工作区和设计
在里维埃拉-PRO中，单个设计及其资源可以组合在一起作为工作区。工作区允许同时添加和处理多个设计。
转到“文件”|”新建，然后单击工作区。新的工作区向导将启动。
键入工作区名称，然后选择要在其中创建项目的位置。
点击 OK 完成后的按钮。（见下图）
图2.创建新工作区
将创建新工作区。现在右键单击工作区选项，然后转到添加 |新设计。将弹出以下窗口。
图3.创建新设计
完成后单击“完成”按钮。
设计管理器现在显示工作区名称和附加的新设计。
图4.“设计管理器”窗口
创建/添加文件到设计
要创建新文件或现有文件或创建目录，请在设计管理器中单击任意位置，然后单击“添加 |新建文件。
您也可以使用“文件”|”新菜单打开新文件并将其保存到设计目录（下图）
图5.创建/添加文件到设计
创建 HDL 源代码
如果要创建 VHDL/Verilog/System C 源文件，请双击“添加 |新建文件选项。但是，这里我们提供了OSVVM FIFO示例实现，因此我们已经有了该文件。所以我们选择了添加 |现有文件并附加实施所需的文件。
汇编
编译是对源文件进行分析的过程。文件中包含的分析设计单元以模拟器可以理解的格式放入工作库中。
编译文件
如果要编译单个文件，请转到 设计管理器 中的 文件 ，右键单击该文件，然后从快捷菜单中选择“编译”。
如果通过右键单击给定设计的“设计”选项卡来选择“全部编译”，编译器将自动对源文件重新排序，以确保编译设计单元的正确顺序。
图6.使用设计管理器编译文件
初始化仿真
成功编译完所有需要的设计单元后，即可初始化仿真。在初始化模拟之前，请确保：
您已选择顶层设计单元。
如果在未选择任何顶级单元的情况下运行模拟，模拟器将提示您显示一个对话框以选择一个。
要开始模拟过程，您必须从“模拟”窗口中选择“初始化模拟”。该命令启动仿真模型的详细说明和初始化。在精心设计过程中，模拟器加载设计单元并在计算机内存中构建仿真模型。在初始化期间，模型中的所有对象都会获取其初始值，并且所有并发进程执行一次，直到其挂起。
图7.模拟窗口
图8.初始化仿真
将测试平台设置为顶级层次结构。选择后，将弹出“层次结构”窗口。（下图）
图9.层次结构窗口
获得后，右键单击测试平台模块并选择添加到 |波形选项。波形窗口将打开。
您可以通过选择运行选项来运行模拟。通过单击该按钮，模拟将开始运行。
全部运行/运行/运行直到模拟
要在模拟中运行模拟一段时间，请从模拟菜单中选择“运行对象”选项。
要完成模拟会话，请从“模拟”菜单中选择“停止模拟”。
您可以重新启动模拟，从模拟菜单中选择重新启动。
图 10.运行/全部运行/运行直到模拟
波形查看器
完成上述所有步骤后，您可能会看到结果到波形文件中，如下所示。
图 11.波形查看器
要保存波形文件或使用当前波形设置进行操作，您可以选择波形菜单选项。
引用
[1] 开源 VHDL 验证方法 （http://osvvm.org/）
[2] Github （https://github.com/OSVVM/OSVVM）
免責聲明：
本应用笔记中的许多文本摘自有关其提供的开源工具的参考资料。本应用说明旨在整合和组织数据，并呈现简化的工具流程，以造福 Aldec 用户
